🏭"TSMC"의 인공지능 파운드리 질주: 순이익 77% 증가, SRAM 미세화 한계, 해외 공장 마진 희석

독자님들 안녕하세요? 🍎Macultist입니다! 대만의 반도체 위탁생산(파운드리, 다른 회사가 설계한 반도체를 대신 만들어 주는 사업) 1위 기업인 TSMC가 2026년 8월 매출로 5,148억 1,000만 대만달러를 발표했습니다. 전년 같은 달보다 53.3퍼센트 늘어난 숫자로, 인공지능 칩 수요가 여전히 뜨겁다는 것을 그대로 보여줍니다. 오늘은 이 회사가 앞서 내놓은 2분기 실적 숫자부터 확인한 뒤, SRAM 미세화 한계라는 개념을 짚어 보고, 마지막으로 해외 공장 확장이 안고 있는 부담까지 차례로 살펴보겠습니다.

TSMC 2026년 2분기 실적: 순이익 77% 증가, 8월 매출 53% 증가

TSMC는 2026년 2분기(달력으로는 4월부터 6월까지) 실적에서 매출 1조 2,703억 8,000만 대만달러를 냈습니다. 미국달러로 환산하면 402억 달러이며, 전년 같은 분기보다 대만달러 기준으로는 36.0퍼센트, 달러 기준으로는 33.7퍼센트 늘어난 숫자입니다. 앞 분기(1분기)와 비교해도 12.0퍼센트 늘었습니다. 순이익은 7,065억 6,000만 대만달러로 전년동기대비 77.4퍼센트 증가했고, 희석주당순이익(회사가 앞으로 새로 발행할 수 있는 주식까지 모두 나눠 계산한 주당 순이익)은 27.25대만달러, 미국 증시에 상장된 예탁증서(외국 회사 주식을 나라 밖 투자자도 사고팔 수 있게 대신 발행한 증권) 1주당으로는 4.31달러였습니다. 수익성을 보여주는 지표도 나란히 좋았습니다. 매출에서 원가를 뺀 매출총이익률은 67.7퍼센트, 영업이익률은 60.3퍼센트, 순이익률은 55.6퍼센트를 기록했습니다. 공정별로 나눠 보면 2나노미터(10억분의 1미터 단위로 반도체 회로선의 굵기, 즉 공정 세대를 가리키는 이름) 공정이 웨이퍼(반도체를 찍어내는 얇은 원판) 매출의 3퍼센트, 3나노가 30퍼센트, 5나노가 33퍼센트, 7나노가 11퍼센트를 차지해 7나노미터 이하 첨단 공정 합계가 전체의 77퍼센트에 달했습니다.

분기 실적보다 더 최근 숫자도 있습니다. 2026년 9월 10일 발표한 8월 월매출은 5,148억 1,000만 대만달러로 전년 같은 달보다 53.3퍼센트, 7월보다는 10.1퍼센트 늘었습니다. 1월부터 8월까지 누적 매출은 3조 3,868억 7,000만 대만달러로 전년대비 39.3퍼센트 증가했습니다. TSMC는 3분기(7월부터 9월까지) 가이던스(기업이 다음 실적을 미리 가늠해 투자자에게 알려주는 전망치)로 매출 446억에서 458억 달러 사이를 제시했습니다. 이 숫자는 1달러당 32대만달러라는 환율을 가정한 값입니다. 중간값인 452억 달러는 2분기 402억 달러보다 약 12퍼센트 많은 수준입니다. 다만 3분기 매출총이익률 가이던스는 65에서 67퍼센트로, 2분기 실제 수치인 67.7퍼센트보다 오히려 낮습니다. 매출은 계속 늘지만 마진은 이번 분기만큼은 아니라는 뜻입니다. 실적설명회에서는 2026년 연간 전망도 함께 손봤습니다. 미국달러 기준 매출 성장률 전망을 기존 '약 30퍼센트'에서 '40퍼센트 이상'으로 올리고, 설비투자(공장을 짓고 장비를 사는 데 쓰는 돈) 계획도 520억에서 560억 달러였던 것을 600억에서 640억 달러로 상향했습니다. 그렇다면 이렇게 늘어난 투자와 매출을 뒷받침하는 기술은 무엇일까요. 다음 소제목에서 짚어보겠습니다.

SRAM 미세화 한계: 6T 셀이 더 작아지지 못하는 이유

인공지능 칩 안에는 연산을 하는 회로 바로 옆에 SRAM(에스램, 전원이 켜져 있는 동안에는 값을 계속 붙잡아 두는 아주 빠른 저장 장치)이 잔뜩 붙어 있습니다. 그런데 이 SRAM은 연산을 하는 로직 트랜지스터만큼 세대가 바뀔 때마다 시원하게 작아지지 않는다는 문제가 있습니다. 왜 그런지 이해하려면 SRAM 한 칸, 즉 셀의 구조를 먼저 봐야 합니다. 가장 널리 쓰는 SRAM 셀은 트랜지스터 6개로 이뤄진 '6T 셀'입니다. 이 중 4개는 서로의 출력을 상대방의 입력으로 물고 있는 인버터(신호를 반대로 뒤집는 회로) 두 개를 이룹니다. 시소 위에서 서로를 밀어 올리는 두 사람을 떠올리면 됩니다. 한쪽이 올라가 있으면 그 힘으로 반대쪽은 내려가 있고, 이 상태는 전원이 끊기지 않는 한 스스로 유지됩니다. '0'과 '1' 가운데 하나를 이렇게 붙잡아 두는 것입니다. 나머지 2개의 트랜지스터는 이 시소를 바깥의 비트라인(셀 값을 읽고 쓰는 데 쓰는 전선)과 연결해 주는 문지기 역할을 합니다. 이를 접근 트랜지스터라고 부릅니다.

값을 읽을 때는 비트라인을 미리 높은 전압으로 채워 둔 뒤 워드라인(한 줄에 늘어선 셀을 한꺼번에 깨우는 신호선)을 켭니다. 그러면 '0'을 담아 둔 쪽 시소 노드로 비트라인의 전류가 흘러들면서 그 노드의 전압이 아주 살짝 올라갑니다. 이때 시소를 지탱하는 트랜지스터인 풀다운이 문지기보다 충분히 힘이 세야 노드 전압이 반대편 인버터를 뒤집을 만큼 오르지 않습니다. 힘이 부족하면 읽기만 했는데 저장된 값이 뒤바뀌는 사고가 생깁니다. 반대로 값을 쓸 때는 문지기가 시소를 지탱하는 힘보다 세야 비트라인이 억지로 시소를 반대로 넘길 수 있습니다. 즉 읽기는 문지기가 상대적으로 약해야 안전하고, 쓰기는 문지기가 세야 유리한, 서로 반대 방향을 요구하는 상충 관계가 셀 안에 그대로 들어 있습니다. 이 균형은 트랜지스터의 폭, 즉 전류가 흐르는 통로의 굵기 비율로 잡습니다. 그런데 오늘날 첨단 공정이 쓰는 핀펫(지느러미처럼 채널을 세워 놓은 트랜지스터 구조) 방식은 폭을 지느러미 개수로만 정할 수 있어, 지느러미 1개, 2개처럼 계단식으로만 굵기를 고를 수 있습니다. 셀이 작아질수록 지느러미를 하나만 쓸 수밖에 없는 지점에 다다르고, 그러면 비율을 더 미세하게 조정할 여지가 사라집니다. 게다가 트랜지스터가 작아질수록 같은 설계로 찍어내도 개별 트랜지스터의 문턱전압(트랜지스터가 켜지기 시작하는 최소 전압)이 조금씩 흩어지는 편차가 커집니다. 칩 하나에 수십억 개가 들어가는 SRAM은 그 중 가장 편차가 심한 셀 하나까지 버텨야 하므로, 셀이 작아질수록 안정적으로 동작하는 최저 전압을 낮추기가 더 어려워집니다.

TSMC는 2025년 국제 반도체회로 학술회의에서 2나노 나노시트(기존 핀펫을 눕혀 채널을 위아래로 쌓은 새 트랜지스터 구조) 공정의 SRAM을 발표했습니다. 셀 하나의 면적을 0.021제곱마이크로미터까지 줄였고, 제곱밀리미터당 3,810만 비트라는 밀도를 냈습니다. TSMC의 연구 발표와 이를 다룬 IEEE 스펙트럼 기사를 보면, 이번 밀도 향상의 핵심은 셀 자체를 더 줄인 것보다도 비트라인 하나에 매다는 셀의 개수를 256개에서 512개로 늘려 주변 회로가 차지하는 몫을 줄인 데 있습니다. 이 방식만으로 밀도가 거의 10퍼센트 좋아졌다고 합니다. TSMC의 선임 디렉터인 창충용은 나노시트 구조가 셀 크기를 정하는 데 더 많은 유연성을 주고, 트랜지스터끼리의 의도치 않은 편차를 줄여 낮은 전압에서도 안정적으로 동작하게 해 준다고 설명했습니다. 다만 같은 학술회의에서 인텔도 18A 공정으로 같은 3,810만 비트 밀도를 발표했으므로, 이 정도 밀도가 TSMC만의 성과라고는 할 수 없습니다. 반도체 전문 매체 세미컨덕터엔지니어링이 오래전부터 짚어 온 것처럼, SRAM 미세화의 핵심 제약은 결국 트랜지스터 편차입니다. 편차는 대략 트랜지스터와 셀의 크기에 반비례해 커지므로, 셀을 줄일수록 편차와 싸우는 부담이 함께 늘어나는 악순환이 생깁니다. 그래서 TSMC의 2나노 SRAM은 셀 면적을 크게 줄이는 정공법 대신, 셀 회로와 주변 회로를 함께 조율해 주변 회로의 몫을 줄이는 우회로를 택한 것입니다. 이렇게 작고 촘촘하며 낮은 전압에서도 안정적인 SRAM을 얼마나 많이 붙일 수 있는지가, 연산기 옆에 캐시(자주 쓰는 값을 가까이 두고 빨리 꺼내 쓰는 임시 저장 공간)를 많이 필요로 하는 인공지능 가속기 설계에서 점점 더 중요한 변수가 되고 있습니다.

TSMC의 해외 공장 마진 희석 리스크

이렇게 좋은 실적과 전망 속에서도 TSMC가 스스로 밝힌 위험 요인이 있습니다. 첫 번째는 마진 희석(들어오는 돈은 늘어도 원가나 비용이 함께 늘어 이익률이 낮아지는 현상)입니다. TSMC의 최고재무책임자인 웬델 황은 실적설명회에서 2나노 공정의 급격한 증산이 매출총이익률을 3에서 4퍼센트포인트 갉아먹고, 해외(미국 등) 공장 증설도 초기에는 2에서 3퍼센트포인트, 이후 시기에는 3에서 4퍼센트포인트를 더 깎아낼 것이라고 설명했습니다. 이 설명은 숫자로도 이미 확인됩니다. 앞서 본 3분기 매출총이익률 가이던스는 65에서 67퍼센트로, 2분기에 실제로 낸 67.7퍼센트보다 낮습니다. 매출은 늘어나는데 마진은 오히려 뒷걸음질 치는 구간에 들어선 셈입니다. 여기서 퍼센트포인트라는 표현은 비율 그 자체가 줄어드는 크기를 말합니다. 매출총이익률이 67.7퍼센트에서 3에서 4퍼센트포인트 깎이면 63.7에서 64.7퍼센트가 된다는 뜻으로, 매출총이익 금액이 3에서 4퍼센트 줄어든다는 뜻과는 다릅니다. 새로운 공정을 처음 대량으로 돌리기 시작하는 시기에는 아직 불량률이 상대적으로 높고, 장비와 인력을 새 공정에 맞춰가는 비용도 함께 들어갑니다. 그래서 공정이 완전히 자리를 잡기 전까지 마진이 잠시 눌리는 현상은 첨단 공정을 전환할 때마다 되풀이되어 온 흐름이기도 합니다.

두 번째는 설비투자 부담과 수요 의존입니다. TSMC는 2026년 연간 설비투자 계획을 600억에서 640억 달러로, 기존 계획보다 약 15퍼센트 늘렸습니다. 공장과 장비에 이만큼 큰돈을 미리 쏟아붓는다는 것은, 앞으로 몇 년 동안 이 투자를 감가상각(사들인 장비나 건물의 값어치가 시간이 지나며 줄어드는 만큼을 매년 나눠 비용으로 인식하는 회계 처리)이라는 형태로 매년 비용에 반영해야 한다는 뜻입니다. 지금처럼 인공지능 반도체 수요가 계속 뜨겁다면 늘어난 생산능력이 곧바로 매출로 이어져 문제가 되지 않겠지만, 수요가 예상보다 꺾이는 시기가 온다면 이미 늘려 놓은 설비의 감가상각 부담이 이익률을 예상보다 더 짓누를 수 있습니다. 아직 벌어지지 않은 일이므로 이는 확정된 사실이 아니라 눈여겨봐야 할 가능성입니다. 세 번째는 환율 가정입니다. 위에서 본 3분기 가이던스는 1달러당 32대만달러라는 특정 환율을 가정하고 계산한 숫자입니다. 실제 환율이 이 가정에서 벗어나면, 회사의 실제 사업 성과와는 별개로 대만달러와 달러 사이를 오가며 환산한 매출과 이익률 숫자 자체가 흔들릴 수 있습니다. 투자자가 실적을 볼 때 사업이 잘된 것인지 환율이 도와준 것인지를 구분해서 봐야 하는 이유입니다. 세 가지 위험 요인을 나란히 놓고 보면, 앞의 두 가지는 회사가 스스로 선택한 증설과 투자에서 나온 것이고, 세 번째는 회사가 통제할 수 없는 외부 변수라는 점에서 성격이 다릅니다. 그만큼 다음 분기 실적을 확인할 때는 매출 증가율 하나만 보지 말고, 매출총이익률이 가이던스 구간의 위쪽과 아래쪽 중 어디에 가깝게 나오는지도 함께 살펴볼 필요가 있습니다.

결론

TSMC의 숫자는 화려하지만, 그 화려함 뒤에는 잠시 눌리는 마진과 흔들릴 수 있는 환율 가정이 함께 놓여 있습니다. 이 사실을 보고 투자를 어떻게 할지 정하는 것, 그리고 그 결정이 가져올 결과를 받아들이는 것은 이 글을 읽으신 독자님의 일입니다.